double loop

module top;

  integer x,y;

  initial

    begin

      x=0;

      while(x<=4095)

       begin

        for(y=1;y<=4095;y=y+1)

          begin

            $display("x=%d y=%d",x,y);

            end

        x=x+1;

        end

     $write("all ");

     $display("done");

     end

   endmodule

Textbook

M. G. Arnold, Verilog Digital Computer Design: Algorithms into Hardware, Prentice Hall, 1999. ISBN: 0-13-639253-9.